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    Comment analyser le système Assertions Verilog
    Verilog est un langage de programmation qui décrit le matériel numérique. Affirmations sont des énoncés qui définissent les conditions prévues dans un programme. En Verilog , les affirmations sont utilisés pour définir des états que votre circuit doit rencontrer au cours de son fonctionnement normal. Ces affirmations peuvent être utilisés pour analyser le circuit de défauts . Les erreurs de programmation peuvent conduire à un échec d'assertion , qui vous permet de tracer un bug à sa cause . Vous devez ajouter assertions à votre programme Verilog pour vous aider à déboguer le système , et comme un outil pour aider d'autres programmeurs quand ils examinent votre code . Choses que vous devez
    Verilog environnement de développement intégré (IDE) , comme Altera Quartus II (voir Ressources pour le lien)
    Afficher plus Instructions
    1

    Ouvrez le Verilog IDE en cliquant sur ​​son icône. Créez un nouveau projet en cliquant sur " Fichier", puis en sélectionnant «Assistant Nouveau projet. " Une nouvelle fenêtre de projet s'affiche. Choisissez un nom et un répertoire pour ce projet. Appuyez sur le bouton " Suivant" pour passer à travers le reste des pages , laissant tous les paramètres à leur valeur par défaut. Appuyez sur le bouton "Terminer" pour créer le projet .
    2

    Sélectionnez " Fichier", puis "Nouveau" pour ouvrir une fenêtre de création du fichier . Sélectionnez "Fichier de HDL Verilog " et appuyez sur le bouton "OK" pour ajouter un nouveau fichier Verilog au projet. Un fichier Verilog vide apparaît dans la fenêtre de texte principale de l'éditeur .
    3

    créer un module nommé d'après le projet. Par exemple, si votre projet est nommé «assertions », vous pouvez écrire la définition du module suivant:

    assertions du module ;
    4

    déclarer deux registres qui détiennent des valeurs , nommé " A" et "B ", comme ceci:

    reg A, ​​B;
    5

    définir la valeur initiale pour chaque registre comme ceci:

    initial commencent A = 0 ; initiales commencent B = 1 ;
    6

    Supposons que vous avez un "if" qui teste si "A" n'est pas égal à " B. " A ce stade du programme , ce qui devrait toujours être vrai , puisque "A" et "B" étaient juste initialisé à des valeurs différentes. Ce serait un bon endroit pour mettre un énoncé « faire valoir ». Ecrivez ce qui suit "if" , suivie d'un " faire valoir " déclaration :

    if (! A = B) assert ( ! A = B);
    7

    Ecrire un plus verbose " affirmer " déclaration qui imprime les messages chaque fois qu'une instruction " affirmer " est traitée. Remplacer le " assert ( A = B !) " Déclaration avec ce qui suit:

    assert ( ! A = B) $ display (" . Assertion a adopté un n'est pas égal à B. "); autre erreur $ ( " échec de l'assertion A est égal à B ". ) ;
    8

    Exécutez le programme en appuyant sur le bouton vert "Play" situé sur la barre d'outils supérieure . Le programme devrait afficher le message suivant: " Assertion passé . A ne pas égal B. «Toutefois, si un bogue se produit qui définit la valeur de " B " à zéro, l' assertion échoue et le message d'erreur« Échec de l'assertion . A est égal à B " apparaît.
    9

    Utiliser des messages d'assertion d'analyser l'état de votre programme et de vérifier toutes vos hypothèses au sujet de la conception. Quand une assertion échoue à plusieurs reprises , il ya un bug dans le programme qui ne répond pas à vos critères de conception. Vous pouvez travailler votre chemin à partir de l'affirmation arrière pour la cause de ce bug .

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