Verilog est un HDL - langage de description matérielle - qui est utilisé par les développeurs pour décrire le matériel. Le nom de Verilog est dérivée de la capacité de la langue à la fois vérifier et identifier le développement et la mise en œuvre de composants électroniques. SystemVerilog est une extension de Verilog , et développe les protocoles du HDL. En raison de leur relation, c'est les deux HDL sont très similaires. Cependant, il ya certains facteurs clés qui vous permettent de les distinguer les uns des autres . Programming Interface

SystemVerilog vise à concentrer les capacités de Verilog et d'améliorer la capacité de la langue pour vérifier puces informatiques basés sur IP . SystemVerilog Verilog développe avec la mise en œuvre de l'aide du langage informatique "C" , ce qui permet aux développeurs de définir les protocoles du HDL dans les langages de programmation informatiques populaires tels que C et C + + .
Développement
< p> Verilog a été développé par les systèmes automatisés de conception intégrée en 1985. Dix-neuf ans plus tard, Accellera introduit SystemVerilog pour étendre les capacités de Verilog . Verilog a commencé comme un HDL privé , avant d'être rendue publique en 1980. Après Verilog est devenu un HDL publique, Acellera était capable à la fois d'élargir la norme pour SystemVerilog et de maintenir le HDL Verilog orphelins.
Objet et basée sur des assertions vérification

Contrairement à Verilog , le HDL SystemVerilog contient à la fois la vérification basée sur les objets et basée sur des assertions . SystemVerilog peut être utilisé pour faire des affirmations vraies /fausses type sur les modules de test couramment utilisées , ce qui réduit une partie du travail sur la mise en œuvre des modules de test externes pour le processus de vérification .
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